飛凌干貨丨6步講解應(yīng)對ESD基本方法
ESD試驗作為EMC測試標準的一項基本測試項目，往往由硬件工程師來考慮。對于整機來說，ESD抗干擾能力不僅僅來自芯片的ESD耐壓和PCB的布局布線，與工藝結(jié)構(gòu)也有密切關(guān)系。
? 常見的ESD試驗等級：
■ 接觸放電：1級 - 2KV；2級 - 4KV；3級 - 6KV；4級 - 8KV
■ 空氣放電：1級 - 2KV；2級 - 4KV；3級 - 8KV；4級 - 15KV
在平時工作中，也會接觸一些客戶對于無法通過ESD試驗進行相關(guān)的咨詢ff0000。
下面對一些基本的方法進行了一下的總結(jié)
一、電源加TVS管
特別是對于裸露在外的一些接口，比如USB、LVDS、網(wǎng)口、SD卡等，對這些接口進行接觸放電時，靜電很容易就會“串”到電源線上，靜電由本來的共模變成了差模，此時電源上就會產(chǎn)生一個很高的尖峰，很多芯片都承受不了，發(fā)生死機，復(fù)位等問題。對于電源VCC的ESD保護，可以并接TVS管來解決。TVS管與穩(wěn)壓二極管很相似，都有一個額定的電壓，不同的是它的響應(yīng)速度特別快，對靜電有很好的泄放作用。要注意的是布局布線的時候，TVS管要盡量靠近接口的位置，TVS的陰極以最近的路徑接到接口的外殼地。
二、對外接口信號線ESD保護
對外接口的信號線同樣需要保護，否則靜電經(jīng)過信號線直接到達芯片IO管腳，雖然芯片的IO都有二極管保護，一般可以抵御+-2KV的靜電，但是對于+-6KV的ESD接觸放電，就會遭遇損壞的風險。
三、敏感器件電源添加LC濾波
有些IC特別容易受靜電影響，進行ESD試驗時，總是發(fā)生復(fù)位或者死掉。究其原因，一般都是電源引腳受到干擾。對此可以對其電源添加LC濾波。一般芯片的VDD管腳旁邊都會有一個去耦電容，但是這個去耦電容是沒有辦法有效攔截靜電的，甚至是幾十uF的鉭電容并接小電容，效果仍舊不佳。這時候，如果再串一個小電感，情況就得到很好的改觀。靜電放電會產(chǎn)生一個尖峰，同屬于高頻干擾，LC可以很好地將高頻濾除，使通過電感之后的尖峰大大減弱，IC就不容易死機或者復(fù)位。
四、PCB鋪地要求
PCB要盡可能多的鋪地。如果是雙面板，兩面都要大面積鋪銅，而且還要有足夠的地過孔;如果是四層板或以上，主要元件層的臨近平面層要設(shè)置成地層。比如四層板，如果主要元件在頂層，那么分層為：頂層->地層->電源層->底層；如果主要元件在底層，分層為：頂層->電源層->地層->底層。
五、接地要求
靜電要得到有效釋放，就要保證良好的接地。在做ESD試驗的時候，接地端可以接大地，這樣就有了一個靜電快速泄放的途徑。假如主電路板分為三個模塊：電源板，主控板和接口板，接口板的接口外殼地要和信號地分開，然后接口板的外殼地和等電位端用粗導(dǎo)線相連。系統(tǒng)的信號地可以從電源板的外殼地與信號地相連然后共用一根粗導(dǎo)線與等電位端相連。之所以沒有采用每塊板都分別接到等電位端的星形接地方法，是因為星形接地會形成接地環(huán)路，從而增加射頻噪聲和容易受電磁干擾。
六、PCB布局布線
從原理圖的設(shè)計到PCB的布局布線，EMC的設(shè)計思想就應(yīng)該在深深的腦海里。設(shè)計出了好的原理圖，如果PCB布局布線不當，那么出來的板子是失敗的。如果芯片的去耦電容離芯片的管腳很遠，那也就失去了去耦的作用。如果敏感信號的走線太長，就會引入意想不到的電磁干擾。在抗ESD方面，敏感的器件或者信號線如（reset）應(yīng)該遠離PCB邊緣，防止空氣放電直接干擾到器件和信號線。PCB邊緣應(yīng)該留有一定寬度的空隙或者鋪銅。
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